Instituto de Microlectrónica de Sevilla

Berta Ruiz Herrera

Instituto de Microelectrónica de Sevilla

INDICE

LÍNEAS DE INVENTIGACIÓN PRINCIPALES

LOCALIZACIÓN Y CONTACTO

FUNDACIÓN E HISTORIA

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ORGANIZACIÓN

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¿COMO CONTACTAR CON ELLOS Y CUAL ES SU LOCALIZACIÓN?

-¿Donde se encuentra? El Instituto de Microelectrónica de Sevilla (IMSE-CNM) es un centro mixto de I+D+i del Consejo Superior de Investigaciones Científicas y la Universidad de Sevilla que, junto con los institutos homólogos localizados en Madrid y Barcelona, forma parte del Centro Nacional de Microelectrónica (CNM).Se encuentra situado en el Edificio I, Cl Américo Vespucio, 28. Parque Científico y Tecnológico Cartuja, C. Américo Vespucio, s/n, 41092 Sevilla. -¿Como se puede contactar con ellos? Para contactar con ellos puedes entrar en su pagina web (enlace en la pagina anterior) y rellenar el siguiente formulario para enviar comentarios o realizar alguna consulta . Tambien puedes llamar a su numero de contacto: 954 466 666

¿CUANDO SE FUNDO Y COMO COMENZO TODO?

-¿Cuando fue fundada? Las actividades del IMSE-CNM comenzaron en octubre de 1989 al amparo de un convenio firmado por la Junta de Andalucía, el CSIC y la Universidad de Sevilla.

¿CUANDO SE FUNDO Y COMO COMENZO TODO?

-¿Como comenzo todo? El grupo de investigación se ubicó inicialmente en los locales del Centro de Informática Científica de Andalucía (CICA), como departamento integrado en el Instituto de Microelectrónica de Barcelona. Posteriormente, en 1996, fue creado por la Junta de Gobierno del CSIC como Instituto en Formación, ocupando un edificio anexo al CICA cedido por la Junta de Andalucía. A finales del año 2008 el Instituto amplió sus instalaciones, trasladando su sede a un edificio de nueva planta construido por el CSIC en el Parque Científico y Tecnológico Cartuja. En octubre de 2015, a través de un Convenio Específico de Colaboración subscrito por la Agencia Estatal CSIC y la Universidad de Sevilla, el centro se transformó en un Instituto Mixto de ambas instituciones.

LÍNEAS DE INVESTIGACIÓN PRINCIPALES

PUBLICACIONES

Un Enfoque Integral para Mejorar la Fiabilidad Térmica de PUFs Basados en RTN.

Una Revisión de las Máquinas de Ising Implementadas en Tecnologías Convencionales y Emergentes.

Módulo de Función Física No Clonable / Generador de Números Aleatorios Verdaderos Basado en Oscilador de Anillo Configurable y Eficiente en Hardware para Gestión Segura de Claves.

Implementación Abierta Completa de un RISC-V Académico en FPGA.

Flujo de Diseño Digital Basado en Herramientas Abiertas para Dispositivos Lógicos Programables.

Video institucional del IMSE

Organización

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FIN

Instituto de Microelectrónica de Barcelona

1989

Las Funciones Físicas No Clonables de Silicio (PUFs) han surgido como una solución prometedora para generar claves criptográficas en dispositivos de bajo costo y con recursos limitados. Se espera que un PUF sea confiable, lo que significa que sus bits de respuesta deben permanecer consistentes cada vez que se consulten los desafíos correspondientes. Sin embargo, la estabilidad de estos pares desafío-respuesta (CRPs) puede verse seriamente afectada por factores ambientales, como las variaciones de temperatura y el envejecimiento de los circuitos integrados que implementan el PUF. Se han propuesto varios enfoques, como el enmascarado de bits, técnicas de selección de bits y códigos de corrección de errores, para obtener un funcionamiento confiable del PUF frente a variaciones de temperatura. En cuanto al envejecimiento, se ha reportado un nuevo tipo de PUF de silicio resistente al envejecimiento, que utiliza el fenómeno variable en el tiempo conocido como Ruido de Telégrafo Aleatorio (RTN) como fuente de entropía subyacente. Aunque este tipo de PUF mantiene bien su confiabilidad con el envejecimiento, no es inmune al impacto de las variaciones de temperatura. El trabajo presentado aquí demuestra que es posible mejorar la fiabilidad térmica de los PUFs basados en RTN mediante una combinación adecuada de (a) una nueva técnica de selección de bits basada en optimización, que también es aplicable a otros tipos de PUFs basados en mediciones diferenciales; y (b) un ajuste consciente de la temperatura de la función de recolección de entropía.

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PROCESAMIENTO DE SEÑALES ANALÓGICAS

• Circuitos Analógicos, Mixtos y de Radiofrecuencia.
• Convertidores Analógico-Digital e Interfaces de Señal Mixta.
• Prueba y Diseño para Prueba de Circuitos Analógicos, Mixtos y de Radiofrecuencia.
• Técnicas de Modelado, Diseño y Síntesis de Circuitos y Sistemas Analógicos, Mixtos, de Radiofrecuencia y Heterogéneos.
• Diseño analógico y mixto de bajo voltaje y baja potencia en tecnologías CMOS de submicrón profundo y nanómetro.
• Convertidores de Datos Sigma-Delta.

REDES NEURONALES E INTELIGENCIA ARTIFICIAL INSPIRADAS EN EL CEREBRO

• Sistemas Cognitivos Neuromórficos.
• Sistemas Microelectrónicos para la Inteligencia Computacional.

PROCESAMIENTO DIGITAL DE SEÑALES Y SISTEMAS VLSI

• Circuitos Integrados Digitales Inteligentes y Sostenibles en CMOS .
• Sistemas Embebidos Digitales e IoT.

SISTEMAS DE VISIÓN SENSORIAL Y FOTÓNICA

• Imágenes Inteligentes CMOS y Chips de Visión
• Sistemas Heterogéneos de Procesamiento Sensorial e Integración 3D.
• Sensores de Visión Dinámica.

NANOELECTRÓNICA Y TECNOLOGÍAS EMERGENTE

• Diseño de Circuitos utilizando Dispositivos Emergentes y Conceptos de Lógica No Convencional.
• Circuitos y Sistemas de Memristores a Escala Nanométrica.

SEGURIDAD EN HARDWARE

• Ciberseguridad
• Seguridad y Fiabilidad en Tecnologías CMOS y Emergentes.

CIRCUITOS Y SISTEMAS BIOMÉDICOS Y BIOINSPIRADOS

• Circuitos y Sistemas Biomédicos.
• Dispositivos Biosensores Inteligentes Inplantables y Usables Inalámbricos.

CIRCUITOS INTEGRADOS PARA APLICACIONES ESPACIALES

• ADC y DAC de Alta Velocidad y Alta Resolución para Aplicaciones Espaciales
• Sistemas en Chip (SoC) ASIC para Instrumentación Espacial.

En este articulo, se presenta un flujo de diseño basado en un conjunto de herramientas de código abierto, que permite la simulación, síntesis, implementación y programación de sistemas digitales en dispositivos de lógica programable. Se muestran tres ejemplos académicos, cada uno con mayor complejidad, ejecutándose en tarjetas de desarrollo de hardware abierto para demostrar la validez del flujo de diseño digital basado en el entorno APIO.

En línea con la filosofía de apertura y democracia inherente a la arquitectura RISC-V, nuestros esfuerzos de investigación se han dirigido hacia la utilización de herramientas de código abierto para la implementación de un procesador RISC-V simple pero didáctico denominado ASTIRV32I. El artículo discute las estrategias de diseño, el mapeo de memoria, los procedimientos de verificación física y la evaluación del rendimiento del procesador ASTIRV32I. Además, resalta la exitosa validación del diseño implementado mediante la ejecución de algoritmos fundamentales, ejemplificando la practicidad y viabilidad del diseño de procesadores basado en RISC-V y sirviendo como una prueba de concepto para el diseño FPGA de código abierto.

El uso de funciones físicas no clonables (PUFs) vinculadas al proceso de fabricación de dispositivos electrónicos que soportan aplicaciones que intercambian datos críticos a través de Internet ha convertido a estos elementos en esenciales para garantizar la autenticidad de dichos dispositivos, así como la confidencialidad e integridad de la información que procesan o transmiten. Este artículo describe el desarrollo de un módulo PUF/TRNG configurable basado en osciladores de anillo (ROs) que aprovecha al máximo la estructura de los dispositivos programables modernos ofrecidos por las familias Xilinx 7 Series. La arquitectura propuesta mejora la eficiencia del hardware con dos objetivos principales. Por un lado, se realiza una caracterización estadística exhaustiva de los resultados derivados de la explotación de la configurabilidad del RO. Por otro lado, se lleva a cabo el desarrollo de una nueva versión del módulo que requiere una menor cantidad de recursos mientras aumenta considerablemente el número de bits de salida en comparación con otras propuestas previamente reportadas en la literatura. El diseño, como un módulo de propiedad intelectual (IP) altamente parametrizado y conectable a través de una interfaz estándar a un procesador de propósito general, ya sea de núcleo blando o duro, facilita en gran medida su integración en soluciones embebidas, a la vez que acelera la validación y caracterización de este elemento en el mismo dispositivo electrónico que lo implementa. Los estudios realizados revelan valores adecuados de fiabilidad, unicidad e impredecibilidad cuando el módulo actúa como un PUF, así como niveles aceptables de aleatoriedad y entropía cuando actúa como un generador de números aleatorios verdaderos (TRNG). Además, ilustran la capacidad de ofuscar y recuperar identificadores o claves criptográficas de hasta 4096 bits mediante una implementación del módulo PUF/TRNG que solo requiere una matriz de bloques lógicos configurables (CLBs) de 4×4 para albergar el banco de RO.

Las máquinas de Ising han recibido un creciente interés como soluciones eficientes y amigables con el hardware para problemas de optimización combinatoria (COPs, por sus siglas en inglés). Estas máquinas buscan los estados base absolutos o aproximados del modelo de Ising mediante un proceso adecuado de recocido. A diferencia de las máquinas de Ising construidas con circuitos superconductores u ópticos, las máquinas de Ising CMOS ofrecen fabricación económica, alta escalabilidad e integración fácil con chips semiconductores convencionales. Como tecnologías emergentes de bajo consumo energético y compatibles con CMOS, la spintrónica y los dispositivos de transición de fase ofrecen funcionalidades que pueden mejorar la escalabilidad y el rendimiento de muestreo de las máquinas de Ising. En este artículo, se examinan diversos enfoques en el flujo de procesos para resolver COPs utilizando dispositivos CMOS, híbridos CMOS-spintrónicos y dispositivos de transición de fase. Primero, se revisan los métodos para formular COPs como problemas de Ising y cómo incrustar estas formulaciones en la topología de la máquina de Ising. Luego, las máquinas de Ising se clasifican según sus principios operacionales subyacentes y se revisan desde una perspectiva de implementación de hardware. Las soluciones basadas en CMOS son ventajosas debido a su conectividad más densa, mientras que las soluciones híbridas CMOS-spintrónicas y basadas en dispositivos de transición de fase muestran un gran potencial en términos de eficiencia energética y alto rendimiento. Finalmente, se discuten los desafíos y las perspectivas para la formulación de Ising, el proceso de incrustación y la implementación de las máquinas de Ising.