LAYOUT PARA CIRCUITOS INTEGRADOS CMOS.

Diplomado en Semiconductores.

MÓDULO 4. LAYOUT PARA CIRCUITOS INTEGRADOS CMOS.

Objetivo.

Conocer los procesos de fabricación, la estructura física de los componentes electrónicos, los conceptos técnicos requeridos y las herramientas de software necesarias para realizar el diseño físico de circuitos integrados con tecnología CMOS.

Temario.

1. Introducción. 2. Proceso fotolitográfico. 3. Diseño físico o Layout de Circuito Integrado. 4. Verificación, DRC, LVS.

Introducción.

Introducción.

Introducción.

El diseño de un circuito integrado (IC) se divide en diseño de front-end que utiliza HDL u otras herramientas de diseño electrónico y diseño de back-end o diseño físico “Layout”. Las entradas para el diseño físico son:

• Diagrama esquemático y la lista de conexiones (Net List).
• Información de biblioteca sobre los dispositivos básicos en el diseño y
• Un archivo de tecnología (Process Design Kit PDK) que contiene las restricciones de fabricación.

Introducción.

Los pasos principales en el flujo de layout son:

• Diseño esquemático y netlist (después de la síntesis).
• Planeación del área (Floorplanning).
• Segmentación del chip en bloques funcionales (Partitioning).
• Ubicación de bloques funcionales (Placement).
• Síntesis de la señal de reloj (Clock-Tree Synthesis CTS).
• Enrutamiento (Routing)
• Verificación física.
• Layout Post Processing y generación de máscaras de fabricación.

Estos son solo los pasos básicos. Hay flujos detallados de los procesos de diseño que se utilizan según las herramientas utilizadas y la metodología/tecnología de fabricación usada por el fabricante de los circuitos integrados.Algunas de las herramientas/software utilizados en el diseño de back-end, entre otras, son:

• Cadence (Cadence Encounter RTL Compiler, Encounter Digital Implementation, Cadence Voltus IC Power Integrity Solution, Cadence Tempus Timing Signoff Solution)
• Synopsys (Design Compiler, IC Compiler II, IC Validator, PrimeTime, PrimePower, PrimeRail)
• Magma (BlastFusion, etc.)
• Mentor Graphics (Olympus SoC, IC-Station, Calibre)

El flujo de diseño físico de circuitos integrados utiliza las bibliotecas de tecnología proporcionadas por los fabricantes. Las tecnologías se clasifican comúnmente de acuerdo con el tamaño mínimo de una característica de un dispositivo que pueden fabricar, regularmente se utiliza la longitud L de canal de un transistor como la característica que marca la pauta de cada tecnología, es decir, una tecnología de 180nm, significa que el canal de transistor más corto que se puede fabricar es de 180nm. Actualmente, las tecnologías más actuales están en el orden de 3 o 2 nm de longitud de canal de dispositivos denominados FinFet. Los tamaños estándar, en orden de miniaturización, son 2 μm, 1 μm, 0,5 μm, 0,35 μm, 0,25 μm, 180 nm, 130 nm, 90 nm, 65 nm, 45 nm, 28 nm, 22 nm, 18 nm, 14 nm, 10nm, 7nm, 5nm, 3nm, 2nm.

El layout se basa en una lista de componentes y conexiones (netlist), que es el resultado final del proceso de síntesis o de diseño de un circuito. La síntesis convierte el diseño de lógica de transferencia de registros RTL, generalmente codificado en VHDL o Verilog HDL, en descripciones a nivel de compuerta, que el siguiente conjunto de herramientas puede leer/entender. Esta netlist contiene información sobre las celdas utilizadas, sus interconexiones, el área utilizada y otros detalles. Durante el proceso de síntesis, se aplican restricciones para garantizar que el diseño cumpla con la funcionalidad y la velocidad (especificaciones) requeridas. Solo después de verificar la funcionalidad y los requerimientos de tiempo, se envía para el flujo de diseño físico o layout.

La segmentación es un proceso de dividir el chip en pequeños bloques. Esto se hace principalmente para separar diferentes bloques funcionales y también para facilitar la colocación y el enrutamiento. La partición se puede realizar en la fase de diseño RTL cuando el ingeniero de diseño divide el diseño completo en subbloques y luego procede a diseñar cada módulo. Estos módulos están vinculados entre sí en el módulo principal llamado módulo TOP LEVEL. Este tipo de particionamiento se conoce comúnmente como particionamiento lógico. El objetivo de la segmentación es dividir el circuito de manera que se minimice el número de conexiones entre las particiones.

El segundo paso en el flujo de diseño físico es la planeación del área o floorplanning, que es el proceso de identificar estructuras que deben colocarse juntas y asignarles espacio de tal manera que se cumplan los objetivos, a veces contradictorios, de espacio disponible (costo del chip), rendimiento requerido y el deseo de tener todo cerca a todo lo demás. En función del área del diseño y la jerarquía, se decide un plano del circuito integrado adecuado. El floorplanning tiene en cuenta las macros utilizadas en el diseño, la memoria, otros núcleos IP y sus necesidades de ubicación, las posibilidades de enrutamiento y también el área de todo el diseño, también determina la estructura de entradas y salidas IO y la relación de aspecto del diseño. Una mala planeación conducirá al desperdicio del área de chip (die) y la congestión de rutas.

La ubicación de los bloques de circuito utiliza valores RC de la ruta virtual (VR) para calcular el tiempo de propagación de las señales. VR es la distancia Manhattan más corta de entre dos pines. La ubicación de los bloques se realiza en cuatro fases de optimización:

• Optimización previa a la colocación de bloques.
• Optimización con ubicación definida.
• Optimización posterior a la ubicación (Post Placement Optimization PPO), pero previa a la síntesis del árbol del reloj (Clock Tree Synthesis CTS).
• PPO después de CTS.

El objetivo de la síntesis del árbol del reloj (CTS) es minimizar picos de ruido y el retraso de las señales.

Hay dos tipos de enrutamiento (Routing) en el proceso de diseño físico, enrutamiento global y enrutamiento detallado. El enrutamiento global asigna recursos de enrutamiento que se utilizan para las conexiones. También realiza la asignación de seguimiento para una conexión en particular. El enrutamiento detallado hace las conexiones reales. Las diferentes restricciones que deben tenerse en cuenta durante el enrutamiento son DRC, longitud del cable, tiempo, etc.

Verificación física.

La verificación física se asegura que el diseño físico ha sido elaborado de manera correcta. Esto incluye revisar que: Cumple con todos los requisitos tecnológicos: Verificación de reglas de diseño (DRC). Es consistente con la netlist original: Layout vs. Schematic (LVS). No tiene efectos de antena – Comprobación de la regla de la antena. Esto también incluye la verificación de la densidad a nivel de chip completo. La verificación de la densidad es un paso muy crítico en los nodos de tecnología inferior. Cumple con todos los requisitos eléctricos: Comprobación de reglas eléctricas (ERC).

El Layout Post Processing, también conocido como preparación de datos de máscara, a menudo concluye el diseño físico y la verificación. Convierte el diseño físico (polígonos) en datos de máscara (instrucciones para el fabricante de foto máscaras). Esto incluye:

• Acabados del chip, como la inserción de etiquetas del chip o logotipo de la empresa u otras estructuras (por ejemplo, anillo de sellado, estructuras de relleno), etc.
• Generar un diseño reticular con patrones de prueba y marcas de alineación.
• Preparación de layout a máscara, que amplía los datos de diseño con operaciones gráficas (por ejemplo, tecnologías de mejora de resolución, RET) y ajusta los datos para la producción de las máscaras.

El proceso fotolitográfico.

La fotolitografía es un proceso empleado en la fabricación de dispositivos semiconductores o circuitos integrados. El proceso consiste en transferir un patrón desde una fotomáscara (denominada retícula) a la superficie de una oblea o wafer de silicio. El silicio, en forma cristalina, se procesa en la industria en forma de obleas. Las obleas se emplean como sustrato litográfico, no obstante, existen otras opciones como el vidrio, zafiro, e incluso metales.

Los cuartos limpios o Clean Room, donde se realizan estas operaciones suelen estar libres de partículas en suspensión, así como de la exposición a luces azules o ultravioletas, con el objeto de evitar tanto la contaminación del proceso como la exposición indeseada de las fotorresinas. El espectro de luz empleado para la iluminación de los procesos es de color amarillo, para evitar cualquier tipo de reflejo. La litografía se emplea en este complejo proceso de elaboración ya que se tiene un completo control del tamaño y dimensiones de las partes impresas sobre las obleas de silicio, además de poder trasladar los patrones de la fotomáscara a toda la superficie de la oblea al mismo tiempo.

Una de las principales desventajas, de este procedimiento, son las necesarias dependencias de un sustrato, además el método no se puede usar en la generación de imágenes que no son planas. A este inconveniente habría que añadir las extremas condiciones de limpieza requeridas cuando se tratan las obleas. Cuando se elabora un circuito integrado complejo, (por ejemplo un dispositivo CMOS) la oblea pasa por el ciclo unas cincuenta veces. Para la elaboración de un transistor de capa delgada (TFT) el proceso de fotolitografía se ejecuta unas cuantas veces.

Una oblea se introduce en un sistema automatizado de seguimiento ("wafertrack"). Este tramo automatizado consiste en un conjunto de robots que manipulan el proceso de forma autónoma, de horno/enfriamiento, así como los procesos de recubrimiento/desarrollo de las unidades. Los robots se emplean para transferir las obleas de un módulo a otro. Cuando se añade la fotoresina se gira la placa para que se distribuya homogéneamente. La velocidad y aceleración de los movimientos de manipulación de la oblea son parámetros importantes de esta fase, ya que son los responsables del grosor y uniformidad de la fotoresina. Las obleas recubiertas se introducen en un horno para que sean tratadas con temperaturas no muy altas.

Tecnologías de iluminación.

El método más común empleado en la actualidad en fotolitografía es la proyección. El patrón de la máscara es proyectado directamente sobre la superficie de la oblea mediante una máquina denominada escáner o stepper. Las funcionalidades del stepper/scanner son similares a las de un proyector. La luz procede de una lámpara de arco de mercurio o de un láser excímero focalizado a través de un complejo sistema de lentes sobre la "máscara" (denominada también retícula), que contiene la imagen deseada. La luz pasa a través de la máscara y se focaliza sobre la superficie de la oblea mediante un sistema de lentes de reducción. El sistema de reducción puede variar según el diseño, pero suele ser bastante usual un orden de magnitud en la reducción de 4X-5X.

Cuando la imagen es proyectada sobre la oblea, el material fotoresistente actúa sólo a ciertos rangos de longitudes de onda, lo que causa que las regiones expuestas cambien sus propiedades físico-químicas. Generalmente se cambia la acidez del sustrato de la resina, haciendo que sea más ácido o alcalino que la parte no expuesta. Si la región expuesta es más ácida se dice que es una resina positiva, mientras que es negativa si es más alcalina. La resistencia es "revelada" por exposición a una solución alcalina que elimina las partes expuestas de la resina (en el caso de una fotoresistencia positiva) o no expuesta (fotoresistencia negativa). Este proceso tiene lugar después de que la oblea se haya transferido del sistema de exposición al wafertrack.

La capacidad para imprimir imágenes claras depende de la longitud de onda empleada en la proyección. Las fuentes de luz actuales emplean longitudes de onda en el rango del ultravioleta profundo (DUV), es decir, de longitudes de onda que varían entre los 248 y 193 nanómetros. Estas longitudes de onda permiten una capacidad de discernimiento de detalles de como máximo 50 nanómetros. Para reducir este límite de impresión por debajo de los 50 nm se necesitan de otras técnicas basadas en luz de 193 nm, así como técnicas de inmersión en líquidos (litografía por inmersión).

El proceso fotolitográfico en la fabricación de circuitos integrados.

Transistores MOS sobre substrato de silicio.

En términos generales, los terminales source, drain y el contacto de substrato de los transistores quedan “enterrados” en el substrato de silicio, mientras que el terminal de gate queda encima de la superficie de la oblea, aislada eléctricamente mediante una capa de óxido. Posteriormente las conexiones entre dispositivos se realizan mediante capas de metal que pasan por encima de los transistores.

Tecnología CMOS.

En la tecnología CMOS, ambos tipos de transistor (nMOS y pMOS) se fabrican sobre la misma oblea de silicio con dopaje tipo P. Para crear el substrato tipo N que requiren los transistores P, se crea una sección de dopaje N más profunda, denominada NWELL, sobre la que se fabrican los transistores P, como muestra la figura.

Inversor CMOS.

Un inversor CMOS esta construido con un transistor tipo N y un transistor tipo P, sobre un mismo substrato P, en el que se fabrica una sección N profunda, llamada NWELL, donde a su vez, se fabrica el transistor P.

Una vez construidos los transistores N y P sobre la oblea, se realizan las conexiones acorde al diagrama esquemático, mediante capas de metal.

Las máscaras se forman al transferir el patrón geométrico de cada material o capa, a un substrato transparente con el fin de poderlo utilizar para la proyección de la forma geométrica sobre la oblea y poder grabar cada patrón sobre la oblea.

Cada máscara es utilizada para transferir los patrones geométricos mediante la proyección de la sombra sobre el wafer, en una serie de pasos sucesivos, para ir formando los transistores y las conexiones sobre él.

Fabricación del circuito integrado.

Conclusiones.

En estas lecciones se ha explicado tanto el proceso fotolitográfico de fabricación de circuitos integrados, como los conceptos básicos del diseño de Layout o diseño físico, que en términos prácticos, consiste en dibujar los patrones geométricos que forman los transistores y sus interconexiones. Estos dibujos servirán para fabricar las máscaras requeridas por el proceso fotolitográfico. En las siguientes lecciones se trabajará con el software de edición de layout y se analizarán las principales reglas de diseño que se deben de cumplir en un proceso de diseño y fabricación de un circuito integrado.